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 *  (INCLUDING NEGLIGENCE OR OTHERWISE) ARISING IN ANY WAY OUT OF THE USE
 *  OF THIS SOFTWARE, EVEN IF ADVISED OF THE POSSIBILITY OF SUCH DAMAGE.
 *
*/
#ifndef CSLR_PCIE_H
#define CSLR_PCIE_H

#ifdef __cplusplus
extern "C"
{
#endif
#include <ti/csl/cslr.h>
#include <ti/csl/tistdtypes.h>


/**************************************************************************
* Register Overlay Structure for __ALL__
**************************************************************************/
typedef struct {
    volatile Uint32 REVISION;
    volatile Uint8  RSVD0[12];
    volatile Uint32 SYSCONFIG;
    volatile Uint8  RSVD1[4];
    volatile Uint32 IRQ_EOI;
    volatile Uint8  RSVD2[4];
    volatile Uint32 IRQSTATUS_RAW_MAIN;
    volatile Uint32 IRQSTATUS_MAIN;
    volatile Uint32 IRQENABLE_SET_MAIN;
    volatile Uint32 IRQENABLE_CLR_MAIN;
    volatile Uint32 IRQSTATUS_RAW_MSI;
    volatile Uint32 IRQSTATUS_MSI;
    volatile Uint32 IRQENABLE_SET_MSI;
    volatile Uint32 IRQENABLE_CLR_MSI;
    volatile Uint8  RSVD3[192];
    volatile Uint32 DEVICE_TYPE;
    volatile Uint32 DEVICE_CMD;
    volatile Uint32 PM_CTRL;
    volatile Uint32 PHY_CS;
    volatile Uint8  RSVD4[20];
    volatile Uint32 INTX_ASSERT;
    volatile Uint32 INTX_DEASSERT;
    volatile Uint32 MSI_XMT;
    volatile Uint8  RSVD5[16];
    volatile Uint32 DEBUG_CFG;
    volatile Uint32 DEBUG_DATA;
    volatile Uint32 DIAG_CTRL;
} CSL_PcieRegs;


/**************************************************************************
* Register Macros
**************************************************************************/

/* IP Revision Identifier (X.Y.R) Used by software to track features, bugs,
 * and compatibility */
#define CSL_PCIE_REVISION                                       (0x0U)

/* Controls various parameters of the master and slave interfaces. */
#define CSL_PCIE_SYSCONFIG                                      (0x10U)

/* Software End-Of-Interrupt: Allows the generation of further pulses on the
 * interrupt line, if an new interrupt event is pending, when using the pulsed
 * output. Unused when using the level interrupt line (depending on module
 * integration). */
#define CSL_PCIE_IRQ_EOI                                        (0x18U)

/* Raw status of "main" interrupt requests; Set even if event is not enabled.
 * Write 1 to set the (raw) status, mostly for debug (regular status also gets
 * set). */
#define CSL_PCIE_IRQSTATUS_RAW_MAIN                             (0x20U)

/* Regular status of "main" interrupt requests; Set only when enabled. Write 1
 * to clear after interrupt has been serviced (raw status also gets cleared). */
#define CSL_PCIE_IRQSTATUS_MAIN                                 (0x24U)

/* Enable of "main" interrupt requests; Write 1 to set (ie to enable
 * interrupt). Readout is the same as corresponding _CLR register. */
#define CSL_PCIE_IRQENABLE_SET_MAIN                             (0x28U)

/* Enable of "main" interrupt requests; Write 1 to clear (ie to disable
 * interrupt). Readout is the same as corresponding _SET register. */
#define CSL_PCIE_IRQENABLE_CLR_MAIN                             (0x2CU)

/* Raw status of legacy & MSI interrupt requests; Set even if event is not
 * enabled. Write 1 to set the (raw) status, mostly for debug (regular status
 * also gets set). */
#define CSL_PCIE_IRQSTATUS_RAW_MSI                              (0x30U)

/* Regular status of legacy & MSI interrupt requests; Set only when enabled.
 * Write 1 to clear after interrupt has been serviced (raw status also gets
 * cleared). HW-generated events are self-clearing. */
#define CSL_PCIE_IRQSTATUS_MSI                                  (0x34U)

/* Enable of legacy & MSI interrupt requests; Write 1 to set (ie to enable
 * interrupt). Readout is the same as corresponding _CLR register. */
#define CSL_PCIE_IRQENABLE_SET_MSI                              (0x38U)

/* Enable of legacy & MSI interrupt requests; Write 1 to clear (ie to disable
 * interrupt). Readout is the same as corresponding _SET register. */
#define CSL_PCIE_IRQENABLE_CLR_MSI                              (0x3CU)

/* Sets the Dual-Mode device's type */
#define CSL_PCIE_DEVICE_TYPE                                    (0x100U)

/* Device command (startup control and status); WARNING: cleared by all reset
 * conditions, including fundamental reset */
#define CSL_PCIE_DEVICE_CMD                                     (0x104U)

/* Power Management Control */
#define CSL_PCIE_PM_CTRL                                        (0x108U)

/* Physical Layer Control and Status */
#define CSL_PCIE_PHY_CS                                         (0x10CU)

/* Legacy INTx ASSERT message control, with "x" in (A,B,C,D) set by the
 * "Interrupt Pin" field. Write 1 to send message, read to get the status; EP
 * mode only */
#define CSL_PCIE_INTX_ASSERT                                    (0x124U)

/* Legacy INTx DEASSERT message control, with "x" in (A,B,C,D) set by the
 * "Interrupt Pin" field. Write 1 to send message, read to get the status; EP
 * mode only */
#define CSL_PCIE_INTX_DEASSERT                                  (0x128U)

/* MSI transmitter (EP mode); Specifies parameters of MSI, together with MSI
 * capability descriptor already configured by remote RC. */
#define CSL_PCIE_MSI_XMT                                        (0x12CU)

/* Configuration of debug_data output and register (observability) */
#define CSL_PCIE_DEBUG_CFG                                      (0x140U)

/* Debug data vector, depending on DEBUG_CFG.sel value */
#define CSL_PCIE_DEBUG_DATA                                     (0x144U)

/* Diagnostic control */
#define CSL_PCIE_DIAG_CTRL                                      (0x148U)


/**************************************************************************
* Field Definition Macros
**************************************************************************/

/* REVISION */

#define CSL_PCIE_REVISION_Y_MINOR_MASK                          (0x0000003FU)
#define CSL_PCIE_REVISION_Y_MINOR_SHIFT                         (0U)
#define CSL_PCIE_REVISION_Y_MINOR_RESETVAL                      (0x00000000U)
#define CSL_PCIE_REVISION_Y_MINOR_MAX                           (0x0000003fU)

#define CSL_PCIE_REVISION_CUSTOM_MASK                           (0x000000C0U)
#define CSL_PCIE_REVISION_CUSTOM_SHIFT                          (6U)
#define CSL_PCIE_REVISION_CUSTOM_RESETVAL                       (0x00000000U)
#define CSL_PCIE_REVISION_CUSTOM_STANDARD                       (0x00000000U)

#define CSL_PCIE_REVISION_X_MAJOR_MASK                          (0x00000700U)
#define CSL_PCIE_REVISION_X_MAJOR_SHIFT                         (8U)
#define CSL_PCIE_REVISION_X_MAJOR_RESETVAL                      (0x00000002U)
#define CSL_PCIE_REVISION_X_MAJOR_C1                            (0x00000002U)

#define CSL_PCIE_REVISION_R_RTL_MASK                            (0x0000F800U)
#define CSL_PCIE_REVISION_R_RTL_SHIFT                           (11U)
#define CSL_PCIE_REVISION_R_RTL_RESETVAL                        (0x0000000dU)
#define CSL_PCIE_REVISION_R_RTL_MAX                             (0x0000001fU)

#define CSL_PCIE_REVISION_FUNC_MASK                             (0x0FFF0000U)
#define CSL_PCIE_REVISION_FUNC_SHIFT                            (16U)
#define CSL_PCIE_REVISION_FUNC_RESETVAL                         (0x0000000aU)
#define CSL_PCIE_REVISION_FUNC_MAX                              (0x00000fffU)

#define CSL_PCIE_REVISION_SCHEME_MASK                           (0xC0000000U)
#define CSL_PCIE_REVISION_SCHEME_SHIFT                          (30U)
#define CSL_PCIE_REVISION_SCHEME_RESETVAL                       (0x00000001U)
#define CSL_PCIE_REVISION_SCHEME_H08                            (0x00000001U)
#define CSL_PCIE_REVISION_SCHEME_LEGACY                         (0x00000000U)

#define CSL_PCIE_REVISION_BU_MASK                               (0x30000000U)
#define CSL_PCIE_REVISION_BU_SHIFT                              (28U)
#define CSL_PCIE_REVISION_BU_RESETVAL                           (0x00000001U)
#define CSL_PCIE_REVISION_BU_WBU                                (0x00000001U)
#define CSL_PCIE_REVISION_BU_DSPS                               (0x00000000U)

#define CSL_PCIE_REVISION_RESETVAL                              (0x500a6a00U)

/* SYSCONFIG */

#define CSL_PCIE_SYSCONFIG_IDLEMODE_MASK                        (0x0000000CU)
#define CSL_PCIE_SYSCONFIG_IDLEMODE_SHIFT                       (2U)
#define CSL_PCIE_SYSCONFIG_IDLEMODE_RESETVAL                    (0x00000002U)
#define CSL_PCIE_SYSCONFIG_IDLEMODE_FORCE                       (0x00000000U)
#define CSL_PCIE_SYSCONFIG_IDLEMODE_NO                          (0x00000001U)
#define CSL_PCIE_SYSCONFIG_IDLEMODE_SMART                       (0x00000002U)
#define CSL_PCIE_SYSCONFIG_IDLEMODE_SMART_WAKEUP                (0x00000003U)

#define CSL_PCIE_SYSCONFIG_STANDBYMODE_MASK                     (0x00000030U)
#define CSL_PCIE_SYSCONFIG_STANDBYMODE_SHIFT                    (4U)
#define CSL_PCIE_SYSCONFIG_STANDBYMODE_RESETVAL                 (0x00000002U)
#define CSL_PCIE_SYSCONFIG_STANDBYMODE_FORCE                    (0x00000000U)
#define CSL_PCIE_SYSCONFIG_STANDBYMODE_NO                       (0x00000001U)
#define CSL_PCIE_SYSCONFIG_STANDBYMODE_SMART                    (0x00000002U)
#define CSL_PCIE_SYSCONFIG_STANDBYMODE_SMART_WAKEUP             (0x00000003U)

#define CSL_PCIE_SYSCONFIG_MCOHERENT_EN_MASK                    (0x00010000U)
#define CSL_PCIE_SYSCONFIG_MCOHERENT_EN_SHIFT                   (16U)
#define CSL_PCIE_SYSCONFIG_MCOHERENT_EN_RESETVAL                (0x00000000U)
#define CSL_PCIE_SYSCONFIG_MCOHERENT_EN_DIS                     (0x00000000U)
#define CSL_PCIE_SYSCONFIG_MCOHERENT_EN_EN                      (0x00000001U)

#define CSL_PCIE_SYSCONFIG_RESETVAL                             (0x00000028U)

/* IRQ_EOI */

#define CSL_PCIE_IRQ_EOI_LINE_NUMBER_MASK                       (0x0000000FU)
#define CSL_PCIE_IRQ_EOI_LINE_NUMBER_SHIFT                      (0U)
#define CSL_PCIE_IRQ_EOI_LINE_NUMBER_RESETVAL                   (0x00000000U)
#define CSL_PCIE_IRQ_EOI_LINE_NUMBER_MAX                        (0x0000000fU)

#define CSL_PCIE_IRQ_EOI_RESETVAL                               (0x00000000U)

/* IRQSTATUS_RAW_MAIN */

#define CSL_PCIE_IRQSTATUS_RAW_MAIN_ERR_SYS_MASK                (0x00000001U)
#define CSL_PCIE_IRQSTATUS_RAW_MAIN_ERR_SYS_SHIFT               (0U)
#define CSL_PCIE_IRQSTATUS_RAW_MAIN_ERR_SYS_RESETVAL            (0x00000000U)
#define CSL_PCIE_IRQSTATUS_RAW_MAIN_ERR_SYS_NONE                (0x00000000U)
#define CSL_PCIE_IRQSTATUS_RAW_MAIN_ERR_SYS_PENDING             (0x00000001U)
#define CSL_PCIE_IRQSTATUS_RAW_MAIN_ERR_SYS_NOACTION            (0x00000000U)
#define CSL_PCIE_IRQSTATUS_RAW_MAIN_ERR_SYS_SET                 (0x00000001U)

#define CSL_PCIE_IRQSTATUS_RAW_MAIN_ERR_FATAL_MASK              (0x00000002U)
#define CSL_PCIE_IRQSTATUS_RAW_MAIN_ERR_FATAL_SHIFT             (1U)
#define CSL_PCIE_IRQSTATUS_RAW_MAIN_ERR_FATAL_RESETVAL          (0x00000000U)
#define CSL_PCIE_IRQSTATUS_RAW_MAIN_ERR_FATAL_NONE              (0x00000000U)
#define CSL_PCIE_IRQSTATUS_RAW_MAIN_ERR_FATAL_PENDING           (0x00000001U)
#define CSL_PCIE_IRQSTATUS_RAW_MAIN_ERR_FATAL_NOACTION          (0x00000000U)
#define CSL_PCIE_IRQSTATUS_RAW_MAIN_ERR_FATAL_SET               (0x00000001U)

#define CSL_PCIE_IRQSTATUS_RAW_MAIN_ERR_NONFATAL_MASK           (0x00000004U)
#define CSL_PCIE_IRQSTATUS_RAW_MAIN_ERR_NONFATAL_SHIFT          (2U)
#define CSL_PCIE_IRQSTATUS_RAW_MAIN_ERR_NONFATAL_RESETVAL       (0x00000000U)
#define CSL_PCIE_IRQSTATUS_RAW_MAIN_ERR_NONFATAL_NONE           (0x00000000U)
#define CSL_PCIE_IRQSTATUS_RAW_MAIN_ERR_NONFATAL_PENDING        (0x00000001U)
#define CSL_PCIE_IRQSTATUS_RAW_MAIN_ERR_NONFATAL_NOACTION       (0x00000000U)
#define CSL_PCIE_IRQSTATUS_RAW_MAIN_ERR_NONFATAL_SET            (0x00000001U)

#define CSL_PCIE_IRQSTATUS_RAW_MAIN_ERR_COR_MASK                (0x00000008U)
#define CSL_PCIE_IRQSTATUS_RAW_MAIN_ERR_COR_SHIFT               (3U)
#define CSL_PCIE_IRQSTATUS_RAW_MAIN_ERR_COR_RESETVAL            (0x00000000U)
#define CSL_PCIE_IRQSTATUS_RAW_MAIN_ERR_COR_NONE                (0x00000000U)
#define CSL_PCIE_IRQSTATUS_RAW_MAIN_ERR_COR_PENDING             (0x00000001U)
#define CSL_PCIE_IRQSTATUS_RAW_MAIN_ERR_COR_NOACTION            (0x00000000U)
#define CSL_PCIE_IRQSTATUS_RAW_MAIN_ERR_COR_SET                 (0x00000001U)

#define CSL_PCIE_IRQSTATUS_RAW_MAIN_ERR_AXI_MASK                (0x00000010U)
#define CSL_PCIE_IRQSTATUS_RAW_MAIN_ERR_AXI_SHIFT               (4U)
#define CSL_PCIE_IRQSTATUS_RAW_MAIN_ERR_AXI_RESETVAL            (0x00000000U)
#define CSL_PCIE_IRQSTATUS_RAW_MAIN_ERR_AXI_NONE                (0x00000000U)
#define CSL_PCIE_IRQSTATUS_RAW_MAIN_ERR_AXI_PENDING             (0x00000001U)
#define CSL_PCIE_IRQSTATUS_RAW_MAIN_ERR_AXI_NOACTION            (0x00000000U)
#define CSL_PCIE_IRQSTATUS_RAW_MAIN_ERR_AXI_SET                 (0x00000001U)

#define CSL_PCIE_IRQSTATUS_RAW_MAIN_ERR_ECRC_MASK               (0x00000020U)
#define CSL_PCIE_IRQSTATUS_RAW_MAIN_ERR_ECRC_SHIFT              (5U)
#define CSL_PCIE_IRQSTATUS_RAW_MAIN_ERR_ECRC_RESETVAL           (0x00000000U)
#define CSL_PCIE_IRQSTATUS_RAW_MAIN_ERR_ECRC_NONE               (0x00000000U)
#define CSL_PCIE_IRQSTATUS_RAW_MAIN_ERR_ECRC_PENDING            (0x00000001U)
#define CSL_PCIE_IRQSTATUS_RAW_MAIN_ERR_ECRC_NOACTION           (0x00000000U)
#define CSL_PCIE_IRQSTATUS_RAW_MAIN_ERR_ECRC_SET                (0x00000001U)

#define CSL_PCIE_IRQSTATUS_RAW_MAIN_PME_TURN_OFF_MASK           (0x00000100U)
#define CSL_PCIE_IRQSTATUS_RAW_MAIN_PME_TURN_OFF_SHIFT          (8U)
#define CSL_PCIE_IRQSTATUS_RAW_MAIN_PME_TURN_OFF_RESETVAL       (0x00000000U)
#define CSL_PCIE_IRQSTATUS_RAW_MAIN_PME_TURN_OFF_NONE           (0x00000000U)
#define CSL_PCIE_IRQSTATUS_RAW_MAIN_PME_TURN_OFF_PENDING        (0x00000001U)
#define CSL_PCIE_IRQSTATUS_RAW_MAIN_PME_TURN_OFF_NOACTION       (0x00000000U)
#define CSL_PCIE_IRQSTATUS_RAW_MAIN_PME_TURN_OFF_SET            (0x00000001U)

#define CSL_PCIE_IRQSTATUS_RAW_MAIN_PME_TO_ACK_MASK             (0x00000200U)
#define CSL_PCIE_IRQSTATUS_RAW_MAIN_PME_TO_ACK_SHIFT            (9U)
#define CSL_PCIE_IRQSTATUS_RAW_MAIN_PME_TO_ACK_RESETVAL         (0x00000000U)
#define CSL_PCIE_IRQSTATUS_RAW_MAIN_PME_TO_ACK_NONE             (0x00000000U)
#define CSL_PCIE_IRQSTATUS_RAW_MAIN_PME_TO_ACK_PENDING          (0x00000001U)
#define CSL_PCIE_IRQSTATUS_RAW_MAIN_PME_TO_ACK_NOACTION         (0x00000000U)
#define CSL_PCIE_IRQSTATUS_RAW_MAIN_PME_TO_ACK_SET              (0x00000001U)

#define CSL_PCIE_IRQSTATUS_RAW_MAIN_PM_PME_MASK                 (0x00000400U)
#define CSL_PCIE_IRQSTATUS_RAW_MAIN_PM_PME_SHIFT                (10U)
#define CSL_PCIE_IRQSTATUS_RAW_MAIN_PM_PME_RESETVAL             (0x00000000U)
#define CSL_PCIE_IRQSTATUS_RAW_MAIN_PM_PME_NONE                 (0x00000000U)
#define CSL_PCIE_IRQSTATUS_RAW_MAIN_PM_PME_PENDING              (0x00000001U)
#define CSL_PCIE_IRQSTATUS_RAW_MAIN_PM_PME_NOACTION             (0x00000000U)
#define CSL_PCIE_IRQSTATUS_RAW_MAIN_PM_PME_SET                  (0x00000001U)

#define CSL_PCIE_IRQSTATUS_RAW_MAIN_LINK_REQ_RST_MASK           (0x00000800U)
#define CSL_PCIE_IRQSTATUS_RAW_MAIN_LINK_REQ_RST_SHIFT          (11U)
#define CSL_PCIE_IRQSTATUS_RAW_MAIN_LINK_REQ_RST_RESETVAL       (0x00000000U)
#define CSL_PCIE_IRQSTATUS_RAW_MAIN_LINK_REQ_RST_NONE           (0x00000000U)
#define CSL_PCIE_IRQSTATUS_RAW_MAIN_LINK_REQ_RST_PENDING        (0x00000001U)
#define CSL_PCIE_IRQSTATUS_RAW_MAIN_LINK_REQ_RST_NOACTION       (0x00000000U)
#define CSL_PCIE_IRQSTATUS_RAW_MAIN_LINK_REQ_RST_SET            (0x00000001U)

#define CSL_PCIE_IRQSTATUS_RAW_MAIN_LINK_UP_EVT_MASK            (0x00001000U)
#define CSL_PCIE_IRQSTATUS_RAW_MAIN_LINK_UP_EVT_SHIFT           (12U)
#define CSL_PCIE_IRQSTATUS_RAW_MAIN_LINK_UP_EVT_RESETVAL        (0x00000000U)
#define CSL_PCIE_IRQSTATUS_RAW_MAIN_LINK_UP_EVT_NONE            (0x00000000U)
#define CSL_PCIE_IRQSTATUS_RAW_MAIN_LINK_UP_EVT_PENDING         (0x00000001U)
#define CSL_PCIE_IRQSTATUS_RAW_MAIN_LINK_UP_EVT_NOACTION        (0x00000000U)
#define CSL_PCIE_IRQSTATUS_RAW_MAIN_LINK_UP_EVT_SET             (0x00000001U)

#define CSL_PCIE_IRQSTATUS_RAW_MAIN_CFG_BME_EVT_MASK            (0x00002000U)
#define CSL_PCIE_IRQSTATUS_RAW_MAIN_CFG_BME_EVT_SHIFT           (13U)
#define CSL_PCIE_IRQSTATUS_RAW_MAIN_CFG_BME_EVT_RESETVAL        (0x00000000U)
#define CSL_PCIE_IRQSTATUS_RAW_MAIN_CFG_BME_EVT_NONE            (0x00000000U)
#define CSL_PCIE_IRQSTATUS_RAW_MAIN_CFG_BME_EVT_PENDING         (0x00000001U)
#define CSL_PCIE_IRQSTATUS_RAW_MAIN_CFG_BME_EVT_NOACTION        (0x00000000U)
#define CSL_PCIE_IRQSTATUS_RAW_MAIN_CFG_BME_EVT_SET             (0x00000001U)

#define CSL_PCIE_IRQSTATUS_RAW_MAIN_CFG_MSE_EVT_MASK            (0x00004000U)
#define CSL_PCIE_IRQSTATUS_RAW_MAIN_CFG_MSE_EVT_SHIFT           (14U)
#define CSL_PCIE_IRQSTATUS_RAW_MAIN_CFG_MSE_EVT_RESETVAL        (0x00000000U)
#define CSL_PCIE_IRQSTATUS_RAW_MAIN_CFG_MSE_EVT_NONE            (0x00000000U)
#define CSL_PCIE_IRQSTATUS_RAW_MAIN_CFG_MSE_EVT_PENDING         (0x00000001U)
#define CSL_PCIE_IRQSTATUS_RAW_MAIN_CFG_MSE_EVT_NOACTION        (0x00000000U)
#define CSL_PCIE_IRQSTATUS_RAW_MAIN_CFG_MSE_EVT_SET             (0x00000001U)

#define CSL_PCIE_IRQSTATUS_RAW_MAIN_RESETVAL                    (0x00000000U)

/* IRQSTATUS_MAIN */

#define CSL_PCIE_IRQSTATUS_MAIN_ERR_SYS_MASK                    (0x00000001U)
#define CSL_PCIE_IRQSTATUS_MAIN_ERR_SYS_SHIFT                   (0U)
#define CSL_PCIE_IRQSTATUS_MAIN_ERR_SYS_RESETVAL                (0x00000000U)
#define CSL_PCIE_IRQSTATUS_MAIN_ERR_SYS_NONE                    (0x00000000U)
#define CSL_PCIE_IRQSTATUS_MAIN_ERR_SYS_PENDING                 (0x00000001U)
#define CSL_PCIE_IRQSTATUS_MAIN_ERR_SYS_NOACTION                (0x00000000U)
#define CSL_PCIE_IRQSTATUS_MAIN_ERR_SYS_CLEAR                   (0x00000001U)

#define CSL_PCIE_IRQSTATUS_MAIN_ERR_FATAL_MASK                  (0x00000002U)
#define CSL_PCIE_IRQSTATUS_MAIN_ERR_FATAL_SHIFT                 (1U)
#define CSL_PCIE_IRQSTATUS_MAIN_ERR_FATAL_RESETVAL              (0x00000000U)
#define CSL_PCIE_IRQSTATUS_MAIN_ERR_FATAL_NONE                  (0x00000000U)
#define CSL_PCIE_IRQSTATUS_MAIN_ERR_FATAL_PENDING               (0x00000001U)
#define CSL_PCIE_IRQSTATUS_MAIN_ERR_FATAL_NOACTION              (0x00000000U)
#define CSL_PCIE_IRQSTATUS_MAIN_ERR_FATAL_CLEAR                 (0x00000001U)

#define CSL_PCIE_IRQSTATUS_MAIN_ERR_NONFATAL_MASK               (0x00000004U)
#define CSL_PCIE_IRQSTATUS_MAIN_ERR_NONFATAL_SHIFT              (2U)
#define CSL_PCIE_IRQSTATUS_MAIN_ERR_NONFATAL_RESETVAL           (0x00000000U)
#define CSL_PCIE_IRQSTATUS_MAIN_ERR_NONFATAL_NONE               (0x00000000U)
#define CSL_PCIE_IRQSTATUS_MAIN_ERR_NONFATAL_PENDING            (0x00000001U)
#define CSL_PCIE_IRQSTATUS_MAIN_ERR_NONFATAL_NOACTION           (0x00000000U)
#define CSL_PCIE_IRQSTATUS_MAIN_ERR_NONFATAL_CLEAR              (0x00000001U)

#define CSL_PCIE_IRQSTATUS_MAIN_ERR_COR_MASK                    (0x00000008U)
#define CSL_PCIE_IRQSTATUS_MAIN_ERR_COR_SHIFT                   (3U)
#define CSL_PCIE_IRQSTATUS_MAIN_ERR_COR_RESETVAL                (0x00000000U)
#define CSL_PCIE_IRQSTATUS_MAIN_ERR_COR_NONE                    (0x00000000U)
#define CSL_PCIE_IRQSTATUS_MAIN_ERR_COR_PENDING                 (0x00000001U)
#define CSL_PCIE_IRQSTATUS_MAIN_ERR_COR_NOACTION                (0x00000000U)
#define CSL_PCIE_IRQSTATUS_MAIN_ERR_COR_CLEAR                   (0x00000001U)

#define CSL_PCIE_IRQSTATUS_MAIN_ERR_AXI_MASK                    (0x00000010U)
#define CSL_PCIE_IRQSTATUS_MAIN_ERR_AXI_SHIFT                   (4U)
#define CSL_PCIE_IRQSTATUS_MAIN_ERR_AXI_RESETVAL                (0x00000000U)
#define CSL_PCIE_IRQSTATUS_MAIN_ERR_AXI_NONE                    (0x00000000U)
#define CSL_PCIE_IRQSTATUS_MAIN_ERR_AXI_PENDING                 (0x00000001U)
#define CSL_PCIE_IRQSTATUS_MAIN_ERR_AXI_NOACTION                (0x00000000U)
#define CSL_PCIE_IRQSTATUS_MAIN_ERR_AXI_CLEAR                   (0x00000001U)

#define CSL_PCIE_IRQSTATUS_MAIN_ERR_ECRC_MASK                   (0x00000020U)
#define CSL_PCIE_IRQSTATUS_MAIN_ERR_ECRC_SHIFT                  (5U)
#define CSL_PCIE_IRQSTATUS_MAIN_ERR_ECRC_RESETVAL               (0x00000000U)
#define CSL_PCIE_IRQSTATUS_MAIN_ERR_ECRC_NONE                   (0x00000000U)
#define CSL_PCIE_IRQSTATUS_MAIN_ERR_ECRC_PENDING                (0x00000001U)
#define CSL_PCIE_IRQSTATUS_MAIN_ERR_ECRC_NOACTION               (0x00000000U)
#define CSL_PCIE_IRQSTATUS_MAIN_ERR_ECRC_CLEAR                  (0x00000001U)

#define CSL_PCIE_IRQSTATUS_MAIN_PME_TURN_OFF_MASK               (0x00000100U)
#define CSL_PCIE_IRQSTATUS_MAIN_PME_TURN_OFF_SHIFT              (8U)
#define CSL_PCIE_IRQSTATUS_MAIN_PME_TURN_OFF_RESETVAL           (0x00000000U)
#define CSL_PCIE_IRQSTATUS_MAIN_PME_TURN_OFF_NONE               (0x00000000U)
#define CSL_PCIE_IRQSTATUS_MAIN_PME_TURN_OFF_PENDING            (0x00000001U)
#define CSL_PCIE_IRQSTATUS_MAIN_PME_TURN_OFF_NOACTION           (0x00000000U)
#define CSL_PCIE_IRQSTATUS_MAIN_PME_TURN_OFF_CLEAR              (0x00000001U)

#define CSL_PCIE_IRQSTATUS_MAIN_PME_TO_ACK_MASK                 (0x00000200U)
#define CSL_PCIE_IRQSTATUS_MAIN_PME_TO_ACK_SHIFT                (9U)
#define CSL_PCIE_IRQSTATUS_MAIN_PME_TO_ACK_RESETVAL             (0x00000000U)
#define CSL_PCIE_IRQSTATUS_MAIN_PME_TO_ACK_NONE                 (0x00000000U)
#define CSL_PCIE_IRQSTATUS_MAIN_PME_TO_ACK_PENDING              (0x00000001U)
#define CSL_PCIE_IRQSTATUS_MAIN_PME_TO_ACK_NOACTION             (0x00000000U)
#define CSL_PCIE_IRQSTATUS_MAIN_PME_TO_ACK_CLEAR                (0x00000001U)

#define CSL_PCIE_IRQSTATUS_MAIN_PM_PME_MASK                     (0x00000400U)
#define CSL_PCIE_IRQSTATUS_MAIN_PM_PME_SHIFT                    (10U)
#define CSL_PCIE_IRQSTATUS_MAIN_PM_PME_RESETVAL                 (0x00000000U)
#define CSL_PCIE_IRQSTATUS_MAIN_PM_PME_NONE                     (0x00000000U)
#define CSL_PCIE_IRQSTATUS_MAIN_PM_PME_PENDING                  (0x00000001U)
#define CSL_PCIE_IRQSTATUS_MAIN_PM_PME_NOACTION                 (0x00000000U)
#define CSL_PCIE_IRQSTATUS_MAIN_PM_PME_CLEAR                    (0x00000001U)

#define CSL_PCIE_IRQSTATUS_MAIN_LINK_REQ_RST_MASK               (0x00000800U)
#define CSL_PCIE_IRQSTATUS_MAIN_LINK_REQ_RST_SHIFT              (11U)
#define CSL_PCIE_IRQSTATUS_MAIN_LINK_REQ_RST_RESETVAL           (0x00000000U)
#define CSL_PCIE_IRQSTATUS_MAIN_LINK_REQ_RST_NONE               (0x00000000U)
#define CSL_PCIE_IRQSTATUS_MAIN_LINK_REQ_RST_PENDING            (0x00000001U)
#define CSL_PCIE_IRQSTATUS_MAIN_LINK_REQ_RST_NOACTION           (0x00000000U)
#define CSL_PCIE_IRQSTATUS_MAIN_LINK_REQ_RST_CLEAR              (0x00000001U)

#define CSL_PCIE_IRQSTATUS_MAIN_LINK_UP_EVT_MASK                (0x00001000U)
#define CSL_PCIE_IRQSTATUS_MAIN_LINK_UP_EVT_SHIFT               (12U)
#define CSL_PCIE_IRQSTATUS_MAIN_LINK_UP_EVT_RESETVAL            (0x00000000U)
#define CSL_PCIE_IRQSTATUS_MAIN_LINK_UP_EVT_NONE                (0x00000000U)
#define CSL_PCIE_IRQSTATUS_MAIN_LINK_UP_EVT_PENDING             (0x00000001U)
#define CSL_PCIE_IRQSTATUS_MAIN_LINK_UP_EVT_NOACTION            (0x00000000U)
#define CSL_PCIE_IRQSTATUS_MAIN_LINK_UP_EVT_CLEAR               (0x00000001U)

#define CSL_PCIE_IRQSTATUS_MAIN_CFG_BME_EVT_MASK                (0x00002000U)
#define CSL_PCIE_IRQSTATUS_MAIN_CFG_BME_EVT_SHIFT               (13U)
#define CSL_PCIE_IRQSTATUS_MAIN_CFG_BME_EVT_RESETVAL            (0x00000000U)
#define CSL_PCIE_IRQSTATUS_MAIN_CFG_BME_EVT_NONE                (0x00000000U)
#define CSL_PCIE_IRQSTATUS_MAIN_CFG_BME_EVT_PENDING             (0x00000001U)
#define CSL_PCIE_IRQSTATUS_MAIN_CFG_BME_EVT_NOACTION            (0x00000000U)
#define CSL_PCIE_IRQSTATUS_MAIN_CFG_BME_EVT_CLEAR               (0x00000001U)

#define CSL_PCIE_IRQSTATUS_MAIN_CFG_MSE_EVT_MASK                (0x00004000U)
#define CSL_PCIE_IRQSTATUS_MAIN_CFG_MSE_EVT_SHIFT               (14U)
#define CSL_PCIE_IRQSTATUS_MAIN_CFG_MSE_EVT_RESETVAL            (0x00000000U)
#define CSL_PCIE_IRQSTATUS_MAIN_CFG_MSE_EVT_NONE                (0x00000000U)
#define CSL_PCIE_IRQSTATUS_MAIN_CFG_MSE_EVT_PENDING             (0x00000001U)
#define CSL_PCIE_IRQSTATUS_MAIN_CFG_MSE_EVT_NOACTION            (0x00000000U)
#define CSL_PCIE_IRQSTATUS_MAIN_CFG_MSE_EVT_CLEAR               (0x00000001U)

#define CSL_PCIE_IRQSTATUS_MAIN_RESETVAL                        (0x00000000U)

/* IRQENABLE_SET_MAIN */

#define CSL_PCIE_IRQENABLE_SET_MAIN_ERR_SYS_EN_MASK             (0x00000001U)
#define CSL_PCIE_IRQENABLE_SET_MAIN_ERR_SYS_EN_SHIFT            (0U)
#define CSL_PCIE_IRQENABLE_SET_MAIN_ERR_SYS_EN_RESETVAL         (0x00000000U)
#define CSL_PCIE_IRQENABLE_SET_MAIN_ERR_SYS_EN_DISABLED         (0x00000000U)
#define CSL_PCIE_IRQENABLE_SET_MAIN_ERR_SYS_EN_ENABLED          (0x00000001U)
#define CSL_PCIE_IRQENABLE_SET_MAIN_ERR_SYS_EN_NOACTION         (0x00000000U)
#define CSL_PCIE_IRQENABLE_SET_MAIN_ERR_SYS_EN_SET              (0x00000001U)

#define CSL_PCIE_IRQENABLE_SET_MAIN_ERR_FATAL_EN_MASK           (0x00000002U)
#define CSL_PCIE_IRQENABLE_SET_MAIN_ERR_FATAL_EN_SHIFT          (1U)
#define CSL_PCIE_IRQENABLE_SET_MAIN_ERR_FATAL_EN_RESETVAL       (0x00000000U)
#define CSL_PCIE_IRQENABLE_SET_MAIN_ERR_FATAL_EN_DISABLED       (0x00000000U)
#define CSL_PCIE_IRQENABLE_SET_MAIN_ERR_FATAL_EN_ENABLED        (0x00000001U)
#define CSL_PCIE_IRQENABLE_SET_MAIN_ERR_FATAL_EN_NOACTION       (0x00000000U)
#define CSL_PCIE_IRQENABLE_SET_MAIN_ERR_FATAL_EN_SET            (0x00000001U)

#define CSL_PCIE_IRQENABLE_SET_MAIN_ERR_NONFATAL_EN_MASK        (0x00000004U)
#define CSL_PCIE_IRQENABLE_SET_MAIN_ERR_NONFATAL_EN_SHIFT       (2U)
#define CSL_PCIE_IRQENABLE_SET_MAIN_ERR_NONFATAL_EN_RESETVAL    (0x00000000U)
#define CSL_PCIE_IRQENABLE_SET_MAIN_ERR_NONFATAL_EN_DISABLED    (0x00000000U)
#define CSL_PCIE_IRQENABLE_SET_MAIN_ERR_NONFATAL_EN_ENABLED     (0x00000001U)
#define CSL_PCIE_IRQENABLE_SET_MAIN_ERR_NONFATAL_EN_NOACTION    (0x00000000U)
#define CSL_PCIE_IRQENABLE_SET_MAIN_ERR_NONFATAL_EN_SET         (0x00000001U)

#define CSL_PCIE_IRQENABLE_SET_MAIN_ERR_COR_EN_MASK             (0x00000008U)
#define CSL_PCIE_IRQENABLE_SET_MAIN_ERR_COR_EN_SHIFT            (3U)
#define CSL_PCIE_IRQENABLE_SET_MAIN_ERR_COR_EN_RESETVAL         (0x00000000U)
#define CSL_PCIE_IRQENABLE_SET_MAIN_ERR_COR_EN_DISABLED         (0x00000000U)
#define CSL_PCIE_IRQENABLE_SET_MAIN_ERR_COR_EN_ENABLED          (0x00000001U)
#define CSL_PCIE_IRQENABLE_SET_MAIN_ERR_COR_EN_NOACTION         (0x00000000U)
#define CSL_PCIE_IRQENABLE_SET_MAIN_ERR_COR_EN_SET              (0x00000001U)

#define CSL_PCIE_IRQENABLE_SET_MAIN_ERR_AXI_EN_MASK             (0x00000010U)
#define CSL_PCIE_IRQENABLE_SET_MAIN_ERR_AXI_EN_SHIFT            (4U)
#define CSL_PCIE_IRQENABLE_SET_MAIN_ERR_AXI_EN_RESETVAL         (0x00000000U)
#define CSL_PCIE_IRQENABLE_SET_MAIN_ERR_AXI_EN_DISABLED         (0x00000000U)
#define CSL_PCIE_IRQENABLE_SET_MAIN_ERR_AXI_EN_ENABLED          (0x00000001U)
#define CSL_PCIE_IRQENABLE_SET_MAIN_ERR_AXI_EN_NOACTION         (0x00000000U)
#define CSL_PCIE_IRQENABLE_SET_MAIN_ERR_AXI_EN_SET              (0x00000001U)

#define CSL_PCIE_IRQENABLE_SET_MAIN_ERR_ECRC_EN_MASK            (0x00000020U)
#define CSL_PCIE_IRQENABLE_SET_MAIN_ERR_ECRC_EN_SHIFT           (5U)
#define CSL_PCIE_IRQENABLE_SET_MAIN_ERR_ECRC_EN_RESETVAL        (0x00000000U)
#define CSL_PCIE_IRQENABLE_SET_MAIN_ERR_ECRC_EN_DISABLED        (0x00000000U)
#define CSL_PCIE_IRQENABLE_SET_MAIN_ERR_ECRC_EN_ENABLED         (0x00000001U)
#define CSL_PCIE_IRQENABLE_SET_MAIN_ERR_ECRC_EN_NOACTION        (0x00000000U)
#define CSL_PCIE_IRQENABLE_SET_MAIN_ERR_ECRC_EN_SET             (0x00000001U)

#define CSL_PCIE_IRQENABLE_SET_MAIN_PME_TURN_OFF_EN_MASK        (0x00000100U)
#define CSL_PCIE_IRQENABLE_SET_MAIN_PME_TURN_OFF_EN_SHIFT       (8U)
#define CSL_PCIE_IRQENABLE_SET_MAIN_PME_TURN_OFF_EN_RESETVAL    (0x00000000U)
#define CSL_PCIE_IRQENABLE_SET_MAIN_PME_TURN_OFF_EN_DISABLED    (0x00000000U)
#define CSL_PCIE_IRQENABLE_SET_MAIN_PME_TURN_OFF_EN_ENABLED     (0x00000001U)
#define CSL_PCIE_IRQENABLE_SET_MAIN_PME_TURN_OFF_EN_NOACTION    (0x00000000U)
#define CSL_PCIE_IRQENABLE_SET_MAIN_PME_TURN_OFF_EN_SET         (0x00000001U)

#define CSL_PCIE_IRQENABLE_SET_MAIN_PME_TO_ACK_EN_MASK          (0x00000200U)
#define CSL_PCIE_IRQENABLE_SET_MAIN_PME_TO_ACK_EN_SHIFT         (9U)
#define CSL_PCIE_IRQENABLE_SET_MAIN_PME_TO_ACK_EN_RESETVAL      (0x00000000U)
#define CSL_PCIE_IRQENABLE_SET_MAIN_PME_TO_ACK_EN_DISABLED      (0x00000000U)
#define CSL_PCIE_IRQENABLE_SET_MAIN_PME_TO_ACK_EN_ENABLED       (0x00000001U)
#define CSL_PCIE_IRQENABLE_SET_MAIN_PME_TO_ACK_EN_NOACTION      (0x00000000U)
#define CSL_PCIE_IRQENABLE_SET_MAIN_PME_TO_ACK_EN_SET           (0x00000001U)

#define CSL_PCIE_IRQENABLE_SET_MAIN_PM_PME_EN_MASK              (0x00000400U)
#define CSL_PCIE_IRQENABLE_SET_MAIN_PM_PME_EN_SHIFT             (10U)
#define CSL_PCIE_IRQENABLE_SET_MAIN_PM_PME_EN_RESETVAL          (0x00000000U)
#define CSL_PCIE_IRQENABLE_SET_MAIN_PM_PME_EN_DISABLED          (0x00000000U)
#define CSL_PCIE_IRQENABLE_SET_MAIN_PM_PME_EN_ENABLED           (0x00000001U)
#define CSL_PCIE_IRQENABLE_SET_MAIN_PM_PME_EN_NOACTION          (0x00000000U)
#define CSL_PCIE_IRQENABLE_SET_MAIN_PM_PME_EN_SET               (0x00000001U)

#define CSL_PCIE_IRQENABLE_SET_MAIN_LINK_REQ_RST_EN_MASK        (0x00000800U)
#define CSL_PCIE_IRQENABLE_SET_MAIN_LINK_REQ_RST_EN_SHIFT       (11U)
#define CSL_PCIE_IRQENABLE_SET_MAIN_LINK_REQ_RST_EN_RESETVAL    (0x00000000U)
#define CSL_PCIE_IRQENABLE_SET_MAIN_LINK_REQ_RST_EN_DISABLED    (0x00000000U)
#define CSL_PCIE_IRQENABLE_SET_MAIN_LINK_REQ_RST_EN_ENABLED     (0x00000001U)
#define CSL_PCIE_IRQENABLE_SET_MAIN_LINK_REQ_RST_EN_NOACTION    (0x00000000U)
#define CSL_PCIE_IRQENABLE_SET_MAIN_LINK_REQ_RST_EN_SET         (0x00000001U)

#define CSL_PCIE_IRQENABLE_SET_MAIN_LINK_UP_EVT_EN_MASK         (0x00001000U)
#define CSL_PCIE_IRQENABLE_SET_MAIN_LINK_UP_EVT_EN_SHIFT        (12U)
#define CSL_PCIE_IRQENABLE_SET_MAIN_LINK_UP_EVT_EN_RESETVAL     (0x00000000U)
#define CSL_PCIE_IRQENABLE_SET_MAIN_LINK_UP_EVT_EN_DISABLED     (0x00000000U)
#define CSL_PCIE_IRQENABLE_SET_MAIN_LINK_UP_EVT_EN_ENABLED      (0x00000001U)
#define CSL_PCIE_IRQENABLE_SET_MAIN_LINK_UP_EVT_EN_NOACTION     (0x00000000U)
#define CSL_PCIE_IRQENABLE_SET_MAIN_LINK_UP_EVT_EN_SET          (0x00000001U)

#define CSL_PCIE_IRQENABLE_SET_MAIN_CFG_BME_EVT_EN_MASK         (0x00002000U)
#define CSL_PCIE_IRQENABLE_SET_MAIN_CFG_BME_EVT_EN_SHIFT        (13U)
#define CSL_PCIE_IRQENABLE_SET_MAIN_CFG_BME_EVT_EN_RESETVAL     (0x00000000U)
#define CSL_PCIE_IRQENABLE_SET_MAIN_CFG_BME_EVT_EN_DISABLED     (0x00000000U)
#define CSL_PCIE_IRQENABLE_SET_MAIN_CFG_BME_EVT_EN_ENABLED      (0x00000001U)
#define CSL_PCIE_IRQENABLE_SET_MAIN_CFG_BME_EVT_EN_NOACTION     (0x00000000U)
#define CSL_PCIE_IRQENABLE_SET_MAIN_CFG_BME_EVT_EN_SET          (0x00000001U)

#define CSL_PCIE_IRQENABLE_SET_MAIN_CFG_MSE_EVT_EN_MASK         (0x00004000U)
#define CSL_PCIE_IRQENABLE_SET_MAIN_CFG_MSE_EVT_EN_SHIFT        (14U)
#define CSL_PCIE_IRQENABLE_SET_MAIN_CFG_MSE_EVT_EN_RESETVAL     (0x00000000U)
#define CSL_PCIE_IRQENABLE_SET_MAIN_CFG_MSE_EVT_EN_DISABLED     (0x00000000U)
#define CSL_PCIE_IRQENABLE_SET_MAIN_CFG_MSE_EVT_EN_ENABLED      (0x00000001U)
#define CSL_PCIE_IRQENABLE_SET_MAIN_CFG_MSE_EVT_EN_NOACTION     (0x00000000U)
#define CSL_PCIE_IRQENABLE_SET_MAIN_CFG_MSE_EVT_EN_SET          (0x00000001U)

#define CSL_PCIE_IRQENABLE_SET_MAIN_RESETVAL                    (0x00000000U)

/* IRQENABLE_CLR_MAIN */

#define CSL_PCIE_IRQENABLE_CLR_MAIN_ERR_SYS_EN_MASK             (0x00000001U)
#define CSL_PCIE_IRQENABLE_CLR_MAIN_ERR_SYS_EN_SHIFT            (0U)
#define CSL_PCIE_IRQENABLE_CLR_MAIN_ERR_SYS_EN_RESETVAL         (0x00000000U)
#define CSL_PCIE_IRQENABLE_CLR_MAIN_ERR_SYS_EN_DISABLED         (0x00000000U)
#define CSL_PCIE_IRQENABLE_CLR_MAIN_ERR_SYS_EN_ENABLED          (0x00000001U)
#define CSL_PCIE_IRQENABLE_CLR_MAIN_ERR_SYS_EN_NOACTION         (0x00000000U)
#define CSL_PCIE_IRQENABLE_CLR_MAIN_ERR_SYS_EN_CLEAR            (0x00000001U)

#define CSL_PCIE_IRQENABLE_CLR_MAIN_ERR_FATAL_EN_MASK           (0x00000002U)
#define CSL_PCIE_IRQENABLE_CLR_MAIN_ERR_FATAL_EN_SHIFT          (1U)
#define CSL_PCIE_IRQENABLE_CLR_MAIN_ERR_FATAL_EN_RESETVAL       (0x00000000U)
#define CSL_PCIE_IRQENABLE_CLR_MAIN_ERR_FATAL_EN_DISABLED       (0x00000000U)
#define CSL_PCIE_IRQENABLE_CLR_MAIN_ERR_FATAL_EN_ENABLED        (0x00000001U)
#define CSL_PCIE_IRQENABLE_CLR_MAIN_ERR_FATAL_EN_NOACTION       (0x00000000U)
#define CSL_PCIE_IRQENABLE_CLR_MAIN_ERR_FATAL_EN_CLEAR          (0x00000001U)

#define CSL_PCIE_IRQENABLE_CLR_MAIN_ERR_NONFATAL_EN_MASK        (0x00000004U)
#define CSL_PCIE_IRQENABLE_CLR_MAIN_ERR_NONFATAL_EN_SHIFT       (2U)
#define CSL_PCIE_IRQENABLE_CLR_MAIN_ERR_NONFATAL_EN_RESETVAL    (0x00000000U)
#define CSL_PCIE_IRQENABLE_CLR_MAIN_ERR_NONFATAL_EN_DISABLED    (0x00000000U)
#define CSL_PCIE_IRQENABLE_CLR_MAIN_ERR_NONFATAL_EN_ENABLED     (0x00000001U)
#define CSL_PCIE_IRQENABLE_CLR_MAIN_ERR_NONFATAL_EN_NOACTION    (0x00000000U)
#define CSL_PCIE_IRQENABLE_CLR_MAIN_ERR_NONFATAL_EN_CLEAR       (0x00000001U)

#define CSL_PCIE_IRQENABLE_CLR_MAIN_ERR_COR_EN_MASK             (0x00000008U)
#define CSL_PCIE_IRQENABLE_CLR_MAIN_ERR_COR_EN_SHIFT            (3U)
#define CSL_PCIE_IRQENABLE_CLR_MAIN_ERR_COR_EN_RESETVAL         (0x00000000U)
#define CSL_PCIE_IRQENABLE_CLR_MAIN_ERR_COR_EN_DISABLED         (0x00000000U)
#define CSL_PCIE_IRQENABLE_CLR_MAIN_ERR_COR_EN_ENABLED          (0x00000001U)
#define CSL_PCIE_IRQENABLE_CLR_MAIN_ERR_COR_EN_NOACTION         (0x00000000U)
#define CSL_PCIE_IRQENABLE_CLR_MAIN_ERR_COR_EN_CLEAR            (0x00000001U)

#define CSL_PCIE_IRQENABLE_CLR_MAIN_ERR_AXI_EN_MASK             (0x00000010U)
#define CSL_PCIE_IRQENABLE_CLR_MAIN_ERR_AXI_EN_SHIFT            (4U)
#define CSL_PCIE_IRQENABLE_CLR_MAIN_ERR_AXI_EN_RESETVAL         (0x00000000U)
#define CSL_PCIE_IRQENABLE_CLR_MAIN_ERR_AXI_EN_DISABLED         (0x00000000U)
#define CSL_PCIE_IRQENABLE_CLR_MAIN_ERR_AXI_EN_ENABLED          (0x00000001U)
#define CSL_PCIE_IRQENABLE_CLR_MAIN_ERR_AXI_EN_NOACTION         (0x00000000U)
#define CSL_PCIE_IRQENABLE_CLR_MAIN_ERR_AXI_EN_CLEAR            (0x00000001U)

#define CSL_PCIE_IRQENABLE_CLR_MAIN_ERR_ECRC_EN_MASK            (0x00000020U)
#define CSL_PCIE_IRQENABLE_CLR_MAIN_ERR_ECRC_EN_SHIFT           (5U)
#define CSL_PCIE_IRQENABLE_CLR_MAIN_ERR_ECRC_EN_RESETVAL        (0x00000000U)
#define CSL_PCIE_IRQENABLE_CLR_MAIN_ERR_ECRC_EN_DISABLED        (0x00000000U)
#define CSL_PCIE_IRQENABLE_CLR_MAIN_ERR_ECRC_EN_ENABLED         (0x00000001U)
#define CSL_PCIE_IRQENABLE_CLR_MAIN_ERR_ECRC_EN_NOACTION        (0x00000000U)
#define CSL_PCIE_IRQENABLE_CLR_MAIN_ERR_ECRC_EN_CLEAR           (0x00000001U)

#define CSL_PCIE_IRQENABLE_CLR_MAIN_PME_TURN_OFF_EN_MASK        (0x00000100U)
#define CSL_PCIE_IRQENABLE_CLR_MAIN_PME_TURN_OFF_EN_SHIFT       (8U)
#define CSL_PCIE_IRQENABLE_CLR_MAIN_PME_TURN_OFF_EN_RESETVAL    (0x00000000U)
#define CSL_PCIE_IRQENABLE_CLR_MAIN_PME_TURN_OFF_EN_DISABLED    (0x00000000U)
#define CSL_PCIE_IRQENABLE_CLR_MAIN_PME_TURN_OFF_EN_ENABLED     (0x00000001U)
#define CSL_PCIE_IRQENABLE_CLR_MAIN_PME_TURN_OFF_EN_NOACTION    (0x00000000U)
#define CSL_PCIE_IRQENABLE_CLR_MAIN_PME_TURN_OFF_EN_CLEAR       (0x00000001U)

#define CSL_PCIE_IRQENABLE_CLR_MAIN_PME_TO_ACK_EN_MASK          (0x00000200U)
#define CSL_PCIE_IRQENABLE_CLR_MAIN_PME_TO_ACK_EN_SHIFT         (9U)
#define CSL_PCIE_IRQENABLE_CLR_MAIN_PME_TO_ACK_EN_RESETVAL      (0x00000000U)
#define CSL_PCIE_IRQENABLE_CLR_MAIN_PME_TO_ACK_EN_DISABLED      (0x00000000U)
#define CSL_PCIE_IRQENABLE_CLR_MAIN_PME_TO_ACK_EN_ENABLED       (0x00000001U)
#define CSL_PCIE_IRQENABLE_CLR_MAIN_PME_TO_ACK_EN_NOACTION      (0x00000000U)
#define CSL_PCIE_IRQENABLE_CLR_MAIN_PME_TO_ACK_EN_CLEAR         (0x00000001U)

#define CSL_PCIE_IRQENABLE_CLR_MAIN_PM_PME_EN_MASK              (0x00000400U)
#define CSL_PCIE_IRQENABLE_CLR_MAIN_PM_PME_EN_SHIFT             (10U)
#define CSL_PCIE_IRQENABLE_CLR_MAIN_PM_PME_EN_RESETVAL          (0x00000000U)
#define CSL_PCIE_IRQENABLE_CLR_MAIN_PM_PME_EN_DISABLED          (0x00000000U)
#define CSL_PCIE_IRQENABLE_CLR_MAIN_PM_PME_EN_ENABLED           (0x00000001U)
#define CSL_PCIE_IRQENABLE_CLR_MAIN_PM_PME_EN_NOACTION          (0x00000000U)
#define CSL_PCIE_IRQENABLE_CLR_MAIN_PM_PME_EN_CLEAR             (0x00000001U)

#define CSL_PCIE_IRQENABLE_CLR_MAIN_LINK_REQ_RST_EN_MASK        (0x00000800U)
#define CSL_PCIE_IRQENABLE_CLR_MAIN_LINK_REQ_RST_EN_SHIFT       (11U)
#define CSL_PCIE_IRQENABLE_CLR_MAIN_LINK_REQ_RST_EN_RESETVAL    (0x00000000U)
#define CSL_PCIE_IRQENABLE_CLR_MAIN_LINK_REQ_RST_EN_DISABLED    (0x00000000U)
#define CSL_PCIE_IRQENABLE_CLR_MAIN_LINK_REQ_RST_EN_ENABLED     (0x00000001U)
#define CSL_PCIE_IRQENABLE_CLR_MAIN_LINK_REQ_RST_EN_NOACTION    (0x00000000U)
#define CSL_PCIE_IRQENABLE_CLR_MAIN_LINK_REQ_RST_EN_CLEAR       (0x00000001U)

#define CSL_PCIE_IRQENABLE_CLR_MAIN_LINK_UP_EVT_EN_MASK         (0x00001000U)
#define CSL_PCIE_IRQENABLE_CLR_MAIN_LINK_UP_EVT_EN_SHIFT        (12U)
#define CSL_PCIE_IRQENABLE_CLR_MAIN_LINK_UP_EVT_EN_RESETVAL     (0x00000000U)
#define CSL_PCIE_IRQENABLE_CLR_MAIN_LINK_UP_EVT_EN_DISABLED     (0x00000000U)
#define CSL_PCIE_IRQENABLE_CLR_MAIN_LINK_UP_EVT_EN_ENABLED      (0x00000001U)
#define CSL_PCIE_IRQENABLE_CLR_MAIN_LINK_UP_EVT_EN_NOACTION     (0x00000000U)
#define CSL_PCIE_IRQENABLE_CLR_MAIN_LINK_UP_EVT_EN_CLEAR        (0x00000001U)

#define CSL_PCIE_IRQENABLE_CLR_MAIN_CFG_BME_EVT_EN_MASK         (0x00002000U)
#define CSL_PCIE_IRQENABLE_CLR_MAIN_CFG_BME_EVT_EN_SHIFT        (13U)
#define CSL_PCIE_IRQENABLE_CLR_MAIN_CFG_BME_EVT_EN_RESETVAL     (0x00000000U)
#define CSL_PCIE_IRQENABLE_CLR_MAIN_CFG_BME_EVT_EN_DISABLED     (0x00000000U)
#define CSL_PCIE_IRQENABLE_CLR_MAIN_CFG_BME_EVT_EN_ENABLED      (0x00000001U)
#define CSL_PCIE_IRQENABLE_CLR_MAIN_CFG_BME_EVT_EN_NOACTION     (0x00000000U)
#define CSL_PCIE_IRQENABLE_CLR_MAIN_CFG_BME_EVT_EN_CLEAR        (0x00000001U)

#define CSL_PCIE_IRQENABLE_CLR_MAIN_CFG_MSE_EVT_EN_MASK         (0x00004000U)
#define CSL_PCIE_IRQENABLE_CLR_MAIN_CFG_MSE_EVT_EN_SHIFT        (14U)
#define CSL_PCIE_IRQENABLE_CLR_MAIN_CFG_MSE_EVT_EN_RESETVAL     (0x00000000U)
#define CSL_PCIE_IRQENABLE_CLR_MAIN_CFG_MSE_EVT_EN_DISABLED     (0x00000000U)
#define CSL_PCIE_IRQENABLE_CLR_MAIN_CFG_MSE_EVT_EN_ENABLED      (0x00000001U)
#define CSL_PCIE_IRQENABLE_CLR_MAIN_CFG_MSE_EVT_EN_NOACTION     (0x00000000U)
#define CSL_PCIE_IRQENABLE_CLR_MAIN_CFG_MSE_EVT_EN_CLEAR        (0x00000001U)

#define CSL_PCIE_IRQENABLE_CLR_MAIN_RESETVAL                    (0x00000000U)

/* IRQSTATUS_RAW_MSI */

#define CSL_PCIE_IRQSTATUS_RAW_MSI_INTA_MASK                    (0x00000001U)
#define CSL_PCIE_IRQSTATUS_RAW_MSI_INTA_SHIFT                   (0U)
#define CSL_PCIE_IRQSTATUS_RAW_MSI_INTA_RESETVAL                (0x00000000U)
#define CSL_PCIE_IRQSTATUS_RAW_MSI_INTA_NONE                    (0x00000000U)
#define CSL_PCIE_IRQSTATUS_RAW_MSI_INTA_PENDING                 (0x00000001U)
#define CSL_PCIE_IRQSTATUS_RAW_MSI_INTA_NOACTION                (0x00000000U)
#define CSL_PCIE_IRQSTATUS_RAW_MSI_INTA_SET                     (0x00000001U)

#define CSL_PCIE_IRQSTATUS_RAW_MSI_INTB_MASK                    (0x00000002U)
#define CSL_PCIE_IRQSTATUS_RAW_MSI_INTB_SHIFT                   (1U)
#define CSL_PCIE_IRQSTATUS_RAW_MSI_INTB_RESETVAL                (0x00000000U)
#define CSL_PCIE_IRQSTATUS_RAW_MSI_INTB_NONE                    (0x00000000U)
#define CSL_PCIE_IRQSTATUS_RAW_MSI_INTB_PENDING                 (0x00000001U)
#define CSL_PCIE_IRQSTATUS_RAW_MSI_INTB_NOACTION                (0x00000000U)
#define CSL_PCIE_IRQSTATUS_RAW_MSI_INTB_SET                     (0x00000001U)

#define CSL_PCIE_IRQSTATUS_RAW_MSI_INTC_MASK                    (0x00000004U)
#define CSL_PCIE_IRQSTATUS_RAW_MSI_INTC_SHIFT                   (2U)
#define CSL_PCIE_IRQSTATUS_RAW_MSI_INTC_RESETVAL                (0x00000000U)
#define CSL_PCIE_IRQSTATUS_RAW_MSI_INTC_NONE                    (0x00000000U)
#define CSL_PCIE_IRQSTATUS_RAW_MSI_INTC_PENDING                 (0x00000001U)
#define CSL_PCIE_IRQSTATUS_RAW_MSI_INTC_NOACTION                (0x00000000U)
#define CSL_PCIE_IRQSTATUS_RAW_MSI_INTC_SET                     (0x00000001U)

#define CSL_PCIE_IRQSTATUS_RAW_MSI_INTD_MASK                    (0x00000008U)
#define CSL_PCIE_IRQSTATUS_RAW_MSI_INTD_SHIFT                   (3U)
#define CSL_PCIE_IRQSTATUS_RAW_MSI_INTD_RESETVAL                (0x00000000U)
#define CSL_PCIE_IRQSTATUS_RAW_MSI_INTD_NONE                    (0x00000000U)
#define CSL_PCIE_IRQSTATUS_RAW_MSI_INTD_PENDING                 (0x00000001U)
#define CSL_PCIE_IRQSTATUS_RAW_MSI_INTD_NOACTION                (0x00000000U)
#define CSL_PCIE_IRQSTATUS_RAW_MSI_INTD_SET                     (0x00000001U)

#define CSL_PCIE_IRQSTATUS_RAW_MSI_MSI_MASK                     (0x00000010U)
#define CSL_PCIE_IRQSTATUS_RAW_MSI_MSI_SHIFT                    (4U)
#define CSL_PCIE_IRQSTATUS_RAW_MSI_MSI_RESETVAL                 (0x00000000U)
#define CSL_PCIE_IRQSTATUS_RAW_MSI_MSI_NONE                     (0x00000000U)
#define CSL_PCIE_IRQSTATUS_RAW_MSI_MSI_PENDING                  (0x00000001U)
#define CSL_PCIE_IRQSTATUS_RAW_MSI_MSI_NOACTION                 (0x00000000U)
#define CSL_PCIE_IRQSTATUS_RAW_MSI_MSI_SET                      (0x00000001U)

#define CSL_PCIE_IRQSTATUS_RAW_MSI_RESETVAL                     (0x00000000U)

/* IRQSTATUS_MSI */

#define CSL_PCIE_IRQSTATUS_MSI_INTA_MASK                        (0x00000001U)
#define CSL_PCIE_IRQSTATUS_MSI_INTA_SHIFT                       (0U)
#define CSL_PCIE_IRQSTATUS_MSI_INTA_RESETVAL                    (0x00000000U)
#define CSL_PCIE_IRQSTATUS_MSI_INTA_NONE                        (0x00000000U)
#define CSL_PCIE_IRQSTATUS_MSI_INTA_PENDING                     (0x00000001U)
#define CSL_PCIE_IRQSTATUS_MSI_INTA_NOACTION                    (0x00000000U)
#define CSL_PCIE_IRQSTATUS_MSI_INTA_CLEAR                       (0x00000001U)

#define CSL_PCIE_IRQSTATUS_MSI_INTB_MASK                        (0x00000002U)
#define CSL_PCIE_IRQSTATUS_MSI_INTB_SHIFT                       (1U)
#define CSL_PCIE_IRQSTATUS_MSI_INTB_RESETVAL                    (0x00000000U)
#define CSL_PCIE_IRQSTATUS_MSI_INTB_NONE                        (0x00000000U)
#define CSL_PCIE_IRQSTATUS_MSI_INTB_PENDING                     (0x00000001U)
#define CSL_PCIE_IRQSTATUS_MSI_INTB_NOACTION                    (0x00000000U)
#define CSL_PCIE_IRQSTATUS_MSI_INTB_CLEAR                       (0x00000001U)

#define CSL_PCIE_IRQSTATUS_MSI_INTC_MASK                        (0x00000004U)
#define CSL_PCIE_IRQSTATUS_MSI_INTC_SHIFT                       (2U)
#define CSL_PCIE_IRQSTATUS_MSI_INTC_RESETVAL                    (0x00000000U)
#define CSL_PCIE_IRQSTATUS_MSI_INTC_NONE                        (0x00000000U)
#define CSL_PCIE_IRQSTATUS_MSI_INTC_PENDING                     (0x00000001U)
#define CSL_PCIE_IRQSTATUS_MSI_INTC_NOACTION                    (0x00000000U)
#define CSL_PCIE_IRQSTATUS_MSI_INTC_CLEAR                       (0x00000001U)

#define CSL_PCIE_IRQSTATUS_MSI_INTD_MASK                        (0x00000008U)
#define CSL_PCIE_IRQSTATUS_MSI_INTD_SHIFT                       (3U)
#define CSL_PCIE_IRQSTATUS_MSI_INTD_RESETVAL                    (0x00000000U)
#define CSL_PCIE_IRQSTATUS_MSI_INTD_NONE                        (0x00000000U)
#define CSL_PCIE_IRQSTATUS_MSI_INTD_PENDING                     (0x00000001U)
#define CSL_PCIE_IRQSTATUS_MSI_INTD_NOACTION                    (0x00000000U)
#define CSL_PCIE_IRQSTATUS_MSI_INTD_CLEAR                       (0x00000001U)

#define CSL_PCIE_IRQSTATUS_MSI_MSI_MASK                         (0x00000010U)
#define CSL_PCIE_IRQSTATUS_MSI_MSI_SHIFT                        (4U)
#define CSL_PCIE_IRQSTATUS_MSI_MSI_RESETVAL                     (0x00000000U)
#define CSL_PCIE_IRQSTATUS_MSI_MSI_NONE                         (0x00000000U)
#define CSL_PCIE_IRQSTATUS_MSI_MSI_PENDING                      (0x00000001U)
#define CSL_PCIE_IRQSTATUS_MSI_MSI_NOACTION                     (0x00000000U)
#define CSL_PCIE_IRQSTATUS_MSI_MSI_CLEAR                        (0x00000001U)

#define CSL_PCIE_IRQSTATUS_MSI_RESETVAL                         (0x00000000U)

/* IRQENABLE_SET_MSI */

#define CSL_PCIE_IRQENABLE_SET_MSI_INTA_EN_MASK                 (0x00000001U)
#define CSL_PCIE_IRQENABLE_SET_MSI_INTA_EN_SHIFT                (0U)
#define CSL_PCIE_IRQENABLE_SET_MSI_INTA_EN_RESETVAL             (0x00000000U)
#define CSL_PCIE_IRQENABLE_SET_MSI_INTA_EN_DISABLED             (0x00000000U)
#define CSL_PCIE_IRQENABLE_SET_MSI_INTA_EN_ENABLED              (0x00000001U)
#define CSL_PCIE_IRQENABLE_SET_MSI_INTA_EN_NOACTION             (0x00000000U)
#define CSL_PCIE_IRQENABLE_SET_MSI_INTA_EN_SET                  (0x00000001U)

#define CSL_PCIE_IRQENABLE_SET_MSI_INTB_EN_MASK                 (0x00000002U)
#define CSL_PCIE_IRQENABLE_SET_MSI_INTB_EN_SHIFT                (1U)
#define CSL_PCIE_IRQENABLE_SET_MSI_INTB_EN_RESETVAL             (0x00000000U)
#define CSL_PCIE_IRQENABLE_SET_MSI_INTB_EN_DISABLED             (0x00000000U)
#define CSL_PCIE_IRQENABLE_SET_MSI_INTB_EN_ENABLED              (0x00000001U)
#define CSL_PCIE_IRQENABLE_SET_MSI_INTB_EN_NOACTION             (0x00000000U)
#define CSL_PCIE_IRQENABLE_SET_MSI_INTB_EN_SET                  (0x00000001U)

#define CSL_PCIE_IRQENABLE_SET_MSI_INTC_EN_MASK                 (0x00000004U)
#define CSL_PCIE_IRQENABLE_SET_MSI_INTC_EN_SHIFT                (2U)
#define CSL_PCIE_IRQENABLE_SET_MSI_INTC_EN_RESETVAL             (0x00000000U)
#define CSL_PCIE_IRQENABLE_SET_MSI_INTC_EN_DISABLED             (0x00000000U)
#define CSL_PCIE_IRQENABLE_SET_MSI_INTC_EN_ENABLED              (0x00000001U)
#define CSL_PCIE_IRQENABLE_SET_MSI_INTC_EN_NOACTION             (0x00000000U)
#define CSL_PCIE_IRQENABLE_SET_MSI_INTC_EN_SET                  (0x00000001U)

#define CSL_PCIE_IRQENABLE_SET_MSI_INTD_EN_MASK                 (0x00000008U)
#define CSL_PCIE_IRQENABLE_SET_MSI_INTD_EN_SHIFT                (3U)
#define CSL_PCIE_IRQENABLE_SET_MSI_INTD_EN_RESETVAL             (0x00000000U)
#define CSL_PCIE_IRQENABLE_SET_MSI_INTD_EN_DISABLED             (0x00000000U)
#define CSL_PCIE_IRQENABLE_SET_MSI_INTD_EN_ENABLED              (0x00000001U)
#define CSL_PCIE_IRQENABLE_SET_MSI_INTD_EN_NOACTION             (0x00000000U)
#define CSL_PCIE_IRQENABLE_SET_MSI_INTD_EN_SET                  (0x00000001U)

#define CSL_PCIE_IRQENABLE_SET_MSI_MSI_EN_MASK                  (0x00000010U)
#define CSL_PCIE_IRQENABLE_SET_MSI_MSI_EN_SHIFT                 (4U)
#define CSL_PCIE_IRQENABLE_SET_MSI_MSI_EN_RESETVAL              (0x00000000U)
#define CSL_PCIE_IRQENABLE_SET_MSI_MSI_EN_NONE                  (0x00000000U)
#define CSL_PCIE_IRQENABLE_SET_MSI_MSI_EN_PENDING               (0x00000001U)
#define CSL_PCIE_IRQENABLE_SET_MSI_MSI_EN_NOACTION              (0x00000000U)
#define CSL_PCIE_IRQENABLE_SET_MSI_MSI_EN_CLEAR                 (0x00000001U)

#define CSL_PCIE_IRQENABLE_SET_MSI_RESETVAL                     (0x00000000U)

/* IRQENABLE_CLR_MSI */

#define CSL_PCIE_IRQENABLE_CLR_MSI_INTA_EN_MASK                 (0x00000001U)
#define CSL_PCIE_IRQENABLE_CLR_MSI_INTA_EN_SHIFT                (0U)
#define CSL_PCIE_IRQENABLE_CLR_MSI_INTA_EN_RESETVAL             (0x00000000U)
#define CSL_PCIE_IRQENABLE_CLR_MSI_INTA_EN_DISABLED             (0x00000000U)
#define CSL_PCIE_IRQENABLE_CLR_MSI_INTA_EN_ENABLED              (0x00000001U)
#define CSL_PCIE_IRQENABLE_CLR_MSI_INTA_EN_NOACTION             (0x00000000U)
#define CSL_PCIE_IRQENABLE_CLR_MSI_INTA_EN_CLEAR                (0x00000001U)

#define CSL_PCIE_IRQENABLE_CLR_MSI_INTB_EN_MASK                 (0x00000002U)
#define CSL_PCIE_IRQENABLE_CLR_MSI_INTB_EN_SHIFT                (1U)
#define CSL_PCIE_IRQENABLE_CLR_MSI_INTB_EN_RESETVAL             (0x00000000U)
#define CSL_PCIE_IRQENABLE_CLR_MSI_INTB_EN_DISABLED             (0x00000000U)
#define CSL_PCIE_IRQENABLE_CLR_MSI_INTB_EN_ENABLED              (0x00000001U)
#define CSL_PCIE_IRQENABLE_CLR_MSI_INTB_EN_NOACTION             (0x00000000U)
#define CSL_PCIE_IRQENABLE_CLR_MSI_INTB_EN_CLEAR                (0x00000001U)

#define CSL_PCIE_IRQENABLE_CLR_MSI_INTC_EN_MASK                 (0x00000004U)
#define CSL_PCIE_IRQENABLE_CLR_MSI_INTC_EN_SHIFT                (2U)
#define CSL_PCIE_IRQENABLE_CLR_MSI_INTC_EN_RESETVAL             (0x00000000U)
#define CSL_PCIE_IRQENABLE_CLR_MSI_INTC_EN_DISABLED             (0x00000000U)
#define CSL_PCIE_IRQENABLE_CLR_MSI_INTC_EN_ENABLED              (0x00000001U)
#define CSL_PCIE_IRQENABLE_CLR_MSI_INTC_EN_NOACTION             (0x00000000U)
#define CSL_PCIE_IRQENABLE_CLR_MSI_INTC_EN_CLEAR                (0x00000001U)

#define CSL_PCIE_IRQENABLE_CLR_MSI_INTD_EN_MASK                 (0x00000008U)
#define CSL_PCIE_IRQENABLE_CLR_MSI_INTD_EN_SHIFT                (3U)
#define CSL_PCIE_IRQENABLE_CLR_MSI_INTD_EN_RESETVAL             (0x00000000U)
#define CSL_PCIE_IRQENABLE_CLR_MSI_INTD_EN_DISABLED             (0x00000000U)
#define CSL_PCIE_IRQENABLE_CLR_MSI_INTD_EN_ENABLED              (0x00000001U)
#define CSL_PCIE_IRQENABLE_CLR_MSI_INTD_EN_NOACTION             (0x00000000U)
#define CSL_PCIE_IRQENABLE_CLR_MSI_INTD_EN_CLEAR                (0x00000001U)

#define CSL_PCIE_IRQENABLE_CLR_MSI_MSI_EN_MASK                  (0x00000010U)
#define CSL_PCIE_IRQENABLE_CLR_MSI_MSI_EN_SHIFT                 (4U)
#define CSL_PCIE_IRQENABLE_CLR_MSI_MSI_EN_RESETVAL              (0x00000000U)
#define CSL_PCIE_IRQENABLE_CLR_MSI_MSI_EN_DISABLED              (0x00000000U)
#define CSL_PCIE_IRQENABLE_CLR_MSI_MSI_EN_ENABLED               (0x00000001U)
#define CSL_PCIE_IRQENABLE_CLR_MSI_MSI_EN_NOACTION              (0x00000000U)
#define CSL_PCIE_IRQENABLE_CLR_MSI_MSI_EN_CLEAR                 (0x00000001U)

#define CSL_PCIE_IRQENABLE_CLR_MSI_RESETVAL                     (0x00000000U)

/* DEVICE_TYPE */

#define CSL_PCIE_DEVICE_TYPE_TYPE_MASK                          (0x0000000FU)
#define CSL_PCIE_DEVICE_TYPE_TYPE_SHIFT                         (0U)
#define CSL_PCIE_DEVICE_TYPE_TYPE_RESETVAL                      (0x00000004U)
#define CSL_PCIE_DEVICE_TYPE_TYPE_MAX                           (0x0000000fU)

#define CSL_PCIE_DEVICE_TYPE_RESETVAL                           (0x00000004U)

/* DEVICE_CMD */

#define CSL_PCIE_DEVICE_CMD_LTSSM_STATE_MASK                    (0x000000FCU)
#define CSL_PCIE_DEVICE_CMD_LTSSM_STATE_SHIFT                   (2U)
#define CSL_PCIE_DEVICE_CMD_LTSSM_STATE_RESETVAL                (0x00000000U)
#define CSL_PCIE_DEVICE_CMD_LTSSM_STATE_MAX                     (0x0000003fU)

#define CSL_PCIE_DEVICE_CMD_LTSSM_EN_MASK                       (0x00000001U)
#define CSL_PCIE_DEVICE_CMD_LTSSM_EN_SHIFT                      (0U)
#define CSL_PCIE_DEVICE_CMD_LTSSM_EN_RESETVAL                   (0x00000000U)
#define CSL_PCIE_DEVICE_CMD_LTSSM_EN_DISABLED                   (0x00000000U)
#define CSL_PCIE_DEVICE_CMD_LTSSM_EN_ENABLED                    (0x00000001U)

#define CSL_PCIE_DEVICE_CMD_APP_REQ_RETRY_EN_MASK               (0x00000002U)
#define CSL_PCIE_DEVICE_CMD_APP_REQ_RETRY_EN_SHIFT              (1U)
#define CSL_PCIE_DEVICE_CMD_APP_REQ_RETRY_EN_RESETVAL           (0x00000000U)
#define CSL_PCIE_DEVICE_CMD_APP_REQ_RETRY_EN_DISABLED           (0x00000000U)
#define CSL_PCIE_DEVICE_CMD_APP_REQ_RETRY_EN_ENABLED            (0x00000001U)

#define CSL_PCIE_DEVICE_CMD_DEV_NUM_MASK                        (0x001F0000U)
#define CSL_PCIE_DEVICE_CMD_DEV_NUM_SHIFT                       (16U)
#define CSL_PCIE_DEVICE_CMD_DEV_NUM_RESETVAL                    (0x00000000U)
#define CSL_PCIE_DEVICE_CMD_DEV_NUM_MAX                         (0x0000001fU)

#define CSL_PCIE_DEVICE_CMD_BUS_NUM_MASK                        (0x1FE00000U)
#define CSL_PCIE_DEVICE_CMD_BUS_NUM_SHIFT                       (21U)
#define CSL_PCIE_DEVICE_CMD_BUS_NUM_RESETVAL                    (0x00000000U)
#define CSL_PCIE_DEVICE_CMD_BUS_NUM_MAX                         (0x000000ffU)

#define CSL_PCIE_DEVICE_CMD_RESETVAL                            (0x00000000U)

/* PM_CTRL */

#define CSL_PCIE_PM_CTRL_PME_TURN_OFF_MASK                      (0x00000001U)
#define CSL_PCIE_PM_CTRL_PME_TURN_OFF_SHIFT                     (0U)
#define CSL_PCIE_PM_CTRL_PME_TURN_OFF_RESETVAL                  (0x00000000U)
#define CSL_PCIE_PM_CTRL_PME_TURN_OFF_TRANSMIT                  (0x00000001U)
#define CSL_PCIE_PM_CTRL_PME_TURN_OFF_NOACTION                  (0x00000000U)

#define CSL_PCIE_PM_CTRL_PM_PME_MASK                            (0x00000002U)
#define CSL_PCIE_PM_CTRL_PM_PME_SHIFT                           (1U)
#define CSL_PCIE_PM_CTRL_PM_PME_RESETVAL                        (0x00000000U)
#define CSL_PCIE_PM_CTRL_PM_PME_TRANSMIT                        (0x00000001U)
#define CSL_PCIE_PM_CTRL_PM_PME_NOACTION                        (0x00000000U)

#define CSL_PCIE_PM_CTRL_L23_READY_MASK                         (0x00000100U)
#define CSL_PCIE_PM_CTRL_L23_READY_SHIFT                        (8U)
#define CSL_PCIE_PM_CTRL_L23_READY_RESETVAL                     (0x00000000U)
#define CSL_PCIE_PM_CTRL_L23_READY_NOT_READY                    (0x00000000U)
#define CSL_PCIE_PM_CTRL_L23_READY_READY                        (0x00000001U)

#define CSL_PCIE_PM_CTRL_REQ_ENTR_L1_MASK                       (0x00000200U)
#define CSL_PCIE_PM_CTRL_REQ_ENTR_L1_SHIFT                      (9U)
#define CSL_PCIE_PM_CTRL_REQ_ENTR_L1_RESETVAL                   (0x00000000U)
#define CSL_PCIE_PM_CTRL_REQ_ENTR_L1_INACTIVE                   (0x00000000U)
#define CSL_PCIE_PM_CTRL_REQ_ENTR_L1_ACTIVE                     (0x00000001U)

#define CSL_PCIE_PM_CTRL_REQ_EXIT_L1_MASK                       (0x00000400U)
#define CSL_PCIE_PM_CTRL_REQ_EXIT_L1_SHIFT                      (10U)
#define CSL_PCIE_PM_CTRL_REQ_EXIT_L1_RESETVAL                   (0x00000000U)
#define CSL_PCIE_PM_CTRL_REQ_EXIT_L1_INACTIVE                   (0x00000000U)
#define CSL_PCIE_PM_CTRL_REQ_EXIT_L1_ACTIVE                     (0x00000001U)

#define CSL_PCIE_PM_CTRL_AUX_PWR_DET_MASK                       (0x00000800U)
#define CSL_PCIE_PM_CTRL_AUX_PWR_DET_SHIFT                      (11U)
#define CSL_PCIE_PM_CTRL_AUX_PWR_DET_RESETVAL                   (0x00000000U)
#define CSL_PCIE_PM_CTRL_AUX_PWR_DET_UNPOWERED                  (0x00000000U)
#define CSL_PCIE_PM_CTRL_AUX_PWR_DET_POWERED                    (0x00000001U)

#define CSL_PCIE_PM_CTRL_RESETVAL                               (0x00000000U)

/* PHY_CS */

#define CSL_PCIE_PHY_CS_LINK_UP_MASK                            (0x00010000U)
#define CSL_PCIE_PHY_CS_LINK_UP_SHIFT                           (16U)
#define CSL_PCIE_PHY_CS_LINK_UP_RESETVAL                        (0x00000000U)
#define CSL_PCIE_PHY_CS_LINK_UP_DOWN                            (0x00000000U)
#define CSL_PCIE_PHY_CS_LINK_UP_UP                              (0x00000001U)

#define CSL_PCIE_PHY_CS_REVERSE_LANES_MASK                      (0x00000001U)
#define CSL_PCIE_PHY_CS_REVERSE_LANES_SHIFT                     (0U)
#define CSL_PCIE_PHY_CS_REVERSE_LANES_RESETVAL                  (0x00000000U)
#define CSL_PCIE_PHY_CS_REVERSE_LANES_STRAIGHT                  (0x00000000U)
#define CSL_PCIE_PHY_CS_REVERSE_LANES_REVERSED                  (0x00000001U)

#define CSL_PCIE_PHY_CS_RESETVAL                                (0x00000000U)

/* INTX_ASSERT */

#define CSL_PCIE_INTX_ASSERT_ASSERT_F0_MASK                     (0x00000001U)
#define CSL_PCIE_INTX_ASSERT_ASSERT_F0_SHIFT                    (0U)
#define CSL_PCIE_INTX_ASSERT_ASSERT_F0_RESETVAL                 (0x00000000U)
#define CSL_PCIE_INTX_ASSERT_ASSERT_F0_ACTIVE                   (0x00000000U)
#define CSL_PCIE_INTX_ASSERT_ASSERT_F0_INACTIVE                 (0x00000001U)
#define CSL_PCIE_INTX_ASSERT_ASSERT_F0_ASSERT                   (0x00000001U)
#define CSL_PCIE_INTX_ASSERT_ASSERT_F0_NOACTION                 (0x00000000U)

#define CSL_PCIE_INTX_ASSERT_RESETVAL                           (0x00000000U)

/* INTX_DEASSERT */

#define CSL_PCIE_INTX_DEASSERT_DEASSERT_F0_MASK                 (0x00000001U)
#define CSL_PCIE_INTX_DEASSERT_DEASSERT_F0_SHIFT                (0U)
#define CSL_PCIE_INTX_DEASSERT_DEASSERT_F0_RESETVAL             (0x00000000U)
#define CSL_PCIE_INTX_DEASSERT_DEASSERT_F0_ACTIVE               (0x00000000U)
#define CSL_PCIE_INTX_DEASSERT_DEASSERT_F0_INACTIVE             (0x00000001U)
#define CSL_PCIE_INTX_DEASSERT_DEASSERT_F0_DEASSERT             (0x00000001U)
#define CSL_PCIE_INTX_DEASSERT_DEASSERT_F0_NOACTION             (0x00000000U)

#define CSL_PCIE_INTX_DEASSERT_RESETVAL                         (0x00000000U)

/* MSI_XMT */

#define CSL_PCIE_MSI_XMT_MSI_REQ_GRANT_MASK                     (0x00000001U)
#define CSL_PCIE_MSI_XMT_MSI_REQ_GRANT_SHIFT                    (0U)
#define CSL_PCIE_MSI_XMT_MSI_REQ_GRANT_RESETVAL                 (0x00000000U)
#define CSL_PCIE_MSI_XMT_MSI_REQ_GRANT_REQ                      (0x00000001U)
#define CSL_PCIE_MSI_XMT_MSI_REQ_GRANT_PENDING                  (0x00000000U)
#define CSL_PCIE_MSI_XMT_MSI_REQ_GRANT_DONE                     (0x00000001U)
#define CSL_PCIE_MSI_XMT_MSI_REQ_GRANT_NO_ACTION                (0x00000000U)

#define CSL_PCIE_MSI_XMT_MSI_FUNC_NUM_MASK                      (0x0000000EU)
#define CSL_PCIE_MSI_XMT_MSI_FUNC_NUM_SHIFT                     (1U)
#define CSL_PCIE_MSI_XMT_MSI_FUNC_NUM_RESETVAL                  (0x00000000U)
#define CSL_PCIE_MSI_XMT_MSI_FUNC_NUM_MAX                       (0x00000007U)

#define CSL_PCIE_MSI_XMT_MSI_VECTOR_MASK                        (0x00000F80U)
#define CSL_PCIE_MSI_XMT_MSI_VECTOR_SHIFT                       (7U)
#define CSL_PCIE_MSI_XMT_MSI_VECTOR_RESETVAL                    (0x00000000U)
#define CSL_PCIE_MSI_XMT_MSI_VECTOR_MAX                         (0x0000001fU)

#define CSL_PCIE_MSI_XMT_MSI_TC_MASK                            (0x00000070U)
#define CSL_PCIE_MSI_XMT_MSI_TC_SHIFT                           (4U)
#define CSL_PCIE_MSI_XMT_MSI_TC_RESETVAL                        (0x00000000U)
#define CSL_PCIE_MSI_XMT_MSI_TC_MAX                             (0x00000007U)

#define CSL_PCIE_MSI_XMT_RESETVAL                               (0x00000000U)

/* DEBUG_CFG */

#define CSL_PCIE_DEBUG_CFG_SEL_MASK                             (0x0000003FU)
#define CSL_PCIE_DEBUG_CFG_SEL_SHIFT                            (0U)
#define CSL_PCIE_DEBUG_CFG_SEL_RESETVAL                         (0x00000000U)
#define CSL_PCIE_DEBUG_CFG_SEL_MAX                              (0x0000003fU)

#define CSL_PCIE_DEBUG_CFG_RESETVAL                             (0x00000000U)

/* DEBUG_DATA */

#define CSL_PCIE_DEBUG_DATA_DEBUG_MASK                          (0xFFFFFFFFU)
#define CSL_PCIE_DEBUG_DATA_DEBUG_SHIFT                         (0U)
#define CSL_PCIE_DEBUG_DATA_DEBUG_RESETVAL                      (0x00000000U)
#define CSL_PCIE_DEBUG_DATA_DEBUG_MAX                           (0xffffffffU)

#define CSL_PCIE_DEBUG_DATA_RESETVAL                            (0x00000000U)

/* DIAG_CTRL */

#define CSL_PCIE_DIAG_CTRL_INV_LCRC_MASK                        (0x00000001U)
#define CSL_PCIE_DIAG_CTRL_INV_LCRC_SHIFT                       (0U)
#define CSL_PCIE_DIAG_CTRL_INV_LCRC_RESETVAL                    (0x00000000U)
#define CSL_PCIE_DIAG_CTRL_INV_LCRC_REQ                         (0x00000001U)
#define CSL_PCIE_DIAG_CTRL_INV_LCRC_DONE                        (0x00000000U)
#define CSL_PCIE_DIAG_CTRL_INV_LCRC_PENDING                     (0x00000001U)

#define CSL_PCIE_DIAG_CTRL_INV_ECRC_MASK                        (0x00000002U)
#define CSL_PCIE_DIAG_CTRL_INV_ECRC_SHIFT                       (1U)
#define CSL_PCIE_DIAG_CTRL_INV_ECRC_RESETVAL                    (0x00000000U)
#define CSL_PCIE_DIAG_CTRL_INV_ECRC_REQ                         (0x00000001U)
#define CSL_PCIE_DIAG_CTRL_INV_ECRC_DONE                        (0x00000000U)
#define CSL_PCIE_DIAG_CTRL_INV_ECRC_PENDING                     (0x00000001U)

#define CSL_PCIE_DIAG_CTRL_FAST_LINK_MODE_MASK                  (0x00000004U)
#define CSL_PCIE_DIAG_CTRL_FAST_LINK_MODE_SHIFT                 (2U)
#define CSL_PCIE_DIAG_CTRL_FAST_LINK_MODE_RESETVAL              (0x00000000U)
#define CSL_PCIE_DIAG_CTRL_FAST_LINK_MODE_STANDARD              (0x00000000U)
#define CSL_PCIE_DIAG_CTRL_FAST_LINK_MODE_FAST                  (0x00000001U)

#define CSL_PCIE_DIAG_CTRL_RESETVAL                             (0x00000000U)

#ifdef __cplusplus
}
#endif
#endif
